今年5月，華為在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會ISCAS 2026上，進行了題為“半導體新路徑探索與實踐”的主旨演講， 發表 了指導半導體產業發展的新原則——韜(τ)定律。華為提出以“時間(τ)縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

圖：華為何庭波發表題為“半導體新路徑探索與實踐”的主旨演講

近日華為半導體業務部總裁何庭波在中國科學院科技論文預發佈平台ChinaXiv上，更新了其署名論文《面向多層級電子系統的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》（也就是業內稱的“韜定律”）的V2版本。

這次V2版本在之前V1版本的理論框架基礎上，補充了工程落地細節、實測數據及產品演進路線，進一步完善了以時間常數τ為核心後摩爾時代縮放理論體系。其中公開了基於韜定律的麒麟2026芯片實測功耗和電壓數據、邏輯摺疊的關鍵工藝參數，以及未來四代麒麟處理器和昇騰AI芯片的具體性能目標。

麒麟2026與麒麟9030 Pro選用了相同的製程節點，不同的是，麒麟9030 Pro使用傳統平面架構，麒麟2026使用邏輯摺疊架構。麒麟2026相比麒麟9030 Pro，芯片面積縮小了37.5%，工作電壓從1.1V降至0.9V，在相同性能下功耗更低，帶來了效率的提升。

麒麟2026和麒麟2027已經完成流片，加上未來的麒麟2028和麒麟2029，四款芯片均採用邏輯摺疊架構。V1版本的路線圖止於2029年，V2版本延伸至2031年，2030年和2031年晶體管密度目標分別為292MTr/mm²和400+MTr/mm²，頻率提升至4.3GHz和5.0GHz。