英特爾可能會將目光重新投向晶體管的設計上，以便在2nm或以下等級的半導體工藝上使用。近期，一項新的 專利 似乎指明瞭英特爾前進的方向，即“堆疊叉片式晶體管（stacked forksheet transistors）”技術，以保持摩爾定律前進的動力。專利並沒有提供太多的細節，而且英特爾也沒有提供PPA的改進數據作為參考。

英特爾表示，新的晶體管設計最終可以實現3D和垂直堆疊的CMOS架構，與目前最先進的三柵極晶體管相比，該架構允許增加晶體管的數量。在專利裏，英特爾描述了納米帶晶體管和鍺薄膜的使用，後者將充當電介質隔離牆，在每個垂直堆疊的晶體管層中重複，最終取決於有多少個晶體管被相互堆疊在一起。

英特爾早在2019年就在IEDM活動上展示了3D邏輯集成方面的研究，當時稱為堆疊納米片晶體管技術。至於相關技術如何提高晶體管密度、性能和能效的具體數據，英特爾至今都沒有公開。

位於比利時的研究小組Imec在2019年曾宣佈，開發出第一個相關技術的標準單元模擬 結果 ，顯示當應用於2nm製程節點的時候，會比傳統方法顯著提供晶體管密度。其寄望於恆定速度下10%的速度提升或24%的能效提升，同時會有20%的單元面積減少。此外，靜態隨機存取存儲器（SRAM）佔用的空間將顯著減少30%。

事實上，英特爾與Imec在納米電子學領域有着密切而長久的 聯繫 ，後者的研究成果也是英特爾新專利的基礎。