在現實生活中，一系列的產品設計都是妥協的結果，在芯片世界也不例外，需要在性能、功率和成本之間平衡。對於芯片設計師而言，需要結合自身的定位選擇合適的半導體工藝技術。

台積電（TSMC）在其2022年技術論壇上， 介紹 了N3製程節點使用的FINFLEX技術，擴展了工藝的性能、功率和密度範圍，允許芯片設計人員使用相同的設計工具集為同一芯片上的每個關鍵功能塊選擇最佳選項。

N3製程節點使用的FINFLEX技術包括了以下特性和選項：

• 3-2 FIN - 最快的時鐘頻率和最高的性能滿足最苛刻的計算需求

• 2-2 FIN - 高能效表現，在性能、功率和密度之間取得良好的平衡

• 2-1 FIN - 超高能效、最低功耗、最低泄漏和最高密度

台積電表示，近年來的一種趨勢是採用混合架構的處理器，即高性能的內核與高能效的內核搭配使用，同時還輔以各種功能模塊。藉助FINFLEX技術，設計人員可以為同一個芯片上的這些功能模塊選擇最佳的工藝配置，優化每個模塊同時不會影響其他模塊。

無論從PPA（功率、性能、面積），以及上市和量產時間，加上一開始就考慮實現基於FINFLEX技術的定製配置，台積電認為其N3製程節點在工藝技術上將處於領先水平，可以為任何產品提供最廣泛且靈活的設計範圍。此外，台積電通過與EDA合作伙伴密切合作，讓客户能夠通過使用相同的工具集，在產品中充分利用FINFLEX技術。

根據此前的消息，台積電第二版3nm製程的N3B會在今年8月份率先投片，第三版3nm製程的N3E的量產時間可能由原來的2023年下半年提前到2023年第二季度。據瞭解，N3E在N3基礎上減少了EUV光罩層數，從25層減少到21層，邏輯密度低了8%，但仍然比N5製程節點要高出60%。

去年台積電總裁魏哲家曾表示，N3製程節點仍使用FinFET（鰭式場效應晶體管），推出的時候將成為業界最先進的PPA和晶體管技術，同時也會是台積電另一個大規模量產且持久的製程節點。

相信此次介紹的FINFLEX技術是台積電N3工藝上的殺手鐗之一，進一步增強了台積電在該製程節點的信心。

台積電在這次2022年技術論壇上，也正式公佈了N2工藝，這是其第一個使用Gate-all-around FETs（GAAFET）晶體管的製程節點，不過台積電稱之為“Nanosheet”，以取代FinFET。N2工藝將提供更全面的性能和功率表現，不過密度方面的提升就較為一般。

據台積電介紹，N2工藝相較於N3E工藝，芯片密度增加了約1.1倍，在相同功率和複雜度下實現10%到15%的性能提升，以及相同頻率下，功耗可降低25%到30%。N2工藝將用於各種芯片，包括了CPU、GPU和移動平台的SoC，同時會將更多地使用多芯片封裝來實現優化性能和成本，預計2025年末進入大批量生產階段。

此外，台積電將在2024年引進ASML的高數值孔徑極紫外光（High-NA EUV）光刻機，前期主要用於研究。在去年七月份的“英特爾加速創新：製程工藝和封裝技術線上發佈會”上，英特爾重點介紹了迅速採用下一代極紫外光刻（EUV）技術的計劃，表示將部署業界第一台High-NA EUV光刻機。