台積電正在舉報一年一度的技術研討會，當然今年這屆被搬到線上進行了。每年的技術研討會上台積電都會對他們在製程和封裝工藝等技術的最新進展做出講解，這屆也不例外，他們帶來了N5製程和未來3nm節點的一些消息。

台積電的N5工藝使用了第二代DUV+EUV光刻技術，是N7之後的一個完整節點，相比起N7，它在同性能下能夠節省30%的能耗，在同能耗下能夠實現15%的性能提升，邏輯電路密度是N7的1.8x。另外台積電還介紹到，N5工藝的良率爬升情況非常好，其缺陷密度比N7領先了四分之一，在進入量產時，N5的良率比前代N7和前前代N10的表現都要好。

這是台積電首次公佈N5的良率情況，在N5的基礎上，他們已經規劃好了一代改良工藝，也就是N5P，將提升5%的同功耗性能或減少10%的同性能功耗。在此之後，他們規劃了一代基於5nm節點的N4工藝，它將會引入更多的EUV層以減少生產過程中使用的掩膜的數量，像N6一樣，從N5到N4的遷移將會非常平滑。台積電將會在2021年第四季度啟用它的風險試產，在2022年啟動量產。

隨後是本次公佈的重點——N3製程的情況。台積電沒有像三星那樣選擇GAA晶體管技術，而是仍然選擇成熟的FinFET工藝開發N3製程。為了實現工藝進步的目標，台積電將會依靠一些創新性的新特性。與N5相比，N3計劃在同功耗下提供10~15%的性能增幅，或是在同性能下減少25~30%的能耗，邏輯密度提升1.7x。但N3的SRAM密度將僅有20%的提升，模擬電路部分會更低，僅有10%。也就是説，N3的整體密度並不會有很高的提升，芯片層面上可能僅縮小26%左右。

台積電計劃在2021年展開N3的風險試產，然後在2022下半年將其投入量產。公司還在努力超越3nm，並給出了一些進展情況，比如他們將使用高遷移率通道和碳納米管等先進技術。