此前有報道稱，台積電在（TSMC）3nm製程節點完成技術研發和初步試產後，今年第三季度下旬的產能將大幅度攀升，N3工藝正式進入量產階段。不過最終由於各種原因，一直推遲，傳言英特爾延後了訂單，而蘋果對現有的N3工藝並不滿意。

按照台積電的計劃，從2022年到2025年，將陸續推出N3、N3E、N3P、N3X等製程，後續還會有優化後的N3S製程，可涵蓋智能手機、物聯網、車用芯片、HPC等不同平台的使用需求。台積電在3nm製程節點仍使用FinFET（鰭式場效應晶體管），不過可以使用FINFLEX技術，擴展了工藝的性能、功率和密度範圍，允許芯片設計人員使用相同的設計工具集為同一芯片上的每個關鍵功能塊選擇最佳選項，進一步提升PPA（功率、性能、面積）。

每一次進入新的製程節點，大家都系希望能夠提升性能、降低功耗並增加晶體管密度。儘管邏輯電路方面在新的工藝技術中有着很好的提升，但SRAM方面則一直落後，而台積電最新的3nm製程節點甚至出現了停滯。據WikiChip的一份 報告 稱，台積電在SRAM單元的縮減速度已大大放緩。

台積電曾表示，如果將N3和N5工藝放在一起做比較，前者預計會帶來10%到15%的性能提升（相同功耗和複雜程度），或者降低25%-30%的功耗（相同頻率和晶體管數量），同時會將邏輯密度提高約1.6倍。N3E是台積電（TSMC）第二代3nm工藝，相比N5的性能提升幅度大概為18%，或者降低34%的功耗，邏輯密度提高約1.7倍。

近期台積電在IEDM 2022會議上發表的論文上稱，採用N3和N5工藝的SRAM位單元大小為0.0199μm²和0.021μm²，僅縮小了約5%，而N3E工藝更糟糕，基本維持在0.021μm²，這意味着相比N5工藝幾乎沒有縮減。英特爾方面，Intel 7工藝的SRAM位單元大小為0.0312μm²，接下來的Intel 4工藝為0.024μm²。台積電針對密度優化的N3S工藝或許表現會更好一些，預計推出的時間是2024年，但如果想有較大突破，就要等未來的2nm製程節點，也就是説還要等上幾年的時間。

現代的CPU、GPU和SoC在處理數據的時候都將SRAM用於各種緩存，尤其是針對人工智能（AI）和機器學習（ML）的工作負載，配備大容量緩存已成為趨勢。展望未來，對緩存的需求只會增加，不過選擇3nm製程節點並不能減少SRAM佔用芯片的面積，且相比現有的5nm製程節點的工藝成本更高，也就是説高性能芯片的芯片尺寸增加，同時成本也在增加。這也就可以解釋為什麼台積電會在3nm製程節點推出FINFLEX技術，以緩解SRAM方面的問題。

一種比較現實的解決辦法是採用小芯片設計，將容量較大的緩存分解到成本較低的工藝上單獨製造芯片，這就是AMD近兩年集中精力在3D V-Cache技術的原因之一。近期發佈的RDNA 3架構GPU上，AMD在GCD和MCD上採用了不同的工藝製造，後者採用的N6工藝要比前者的N5工藝便宜得多。另外一種方法是採用替換技術，比如使用eDRAM或FeRAM用於緩存。

可以預見在未來幾年裏，基於新制程節點的芯片因SRAM單元縮減速度放緩將是設計人員面臨的主要挑戰。