在IEDM 2023會議上，台積電（TSMC）介紹了萬億級晶體管芯片封裝的路線圖，將採用3D封裝完成。為了實現這一目標，台積電重申了正在開發的2nm級別的N2和N2P工藝，另外會在2030年之前，完成1.4nm級A14工藝和1nm級A10工藝的開發。

據TomsHardware 報道 ，台積電預計隨着包括CoWoS、InFO和SoIC等封裝技術的進步，可以在2030年左右打造萬億級晶體管的芯片。此外，台積電也在致力構建多達2000億個晶體管的單芯片。

近年來，由於芯片製造廠商面臨技術和資金的挑戰，尖端半導體工藝技術的發展有所放緩。與其他同行一樣，台積電也面臨着相同的挑戰，但作為全球最大的晶圓代工廠，台積電非常有信心，隨着2nm、1.4nm和1nm製程節點的推出，能夠在未來五到六年內在性能、功耗和晶體管密度方面帶來進一步的提升。

目前英偉達的GH100是最複雜的單芯片設計之一，擁有800億個晶體管，不過台積電表示，很快便會有更為複雜的單芯片設計出現，晶體管數量將超過1000億個。要製造如此大的芯片，難度和成本都變得越來越高，因此更多的芯片設計公司傾向於採用多芯片設計，AMD的Instinct MI300X和英特爾的Ponte Vecchio就是很好的例子，由數十個小芯片組成。

按照台積電的説法，這一趨勢將會持續下去，幾年後我們會看到超過1萬億晶體管組成的多芯片解決方案。