台積電（TSMC）董事長劉德音（Mark Liu）博士在2021年國際固態電路會議（ISSCC）以《揭祕創新未來》為主題做了線上專題演講，證實了台積電下一代3nm工藝節點正按計劃有序推進，目前正在建設生產3nm芯片的設施，希望明年開始可以按計劃進行批量生產。

Wccftech認為 有個別媒體誤解了演講內容，認為3nm工藝節點的研發已提前完成，事實上整個演講裏面對開發時間表提及的篇幅不多。

劉博士除了提到台積電研發的一些情況外，也談及了對工藝發展的看法，另外還強調了到目前為止，台積電已經出貨了大約18億顆採用7nm工藝節點製造的芯片。

技術方面包括EUV光刻機的使用、新的晶體管技術、新材料的應用、芯片小型化以及新的封裝技術等一系列通向未來的突破性半導體技術。在各種技術加持下，工藝節點路線圖能保持每兩年大約2倍的能效性能提升。台積電5nm工藝節點正是順應了這一趨勢，接下來的3nm工藝節點也會如此。

劉博士介紹了台積電未來的一些研發計劃，例如碳納米管，不過使用碳納米管的晶體管通道的一個關鍵問題是需要開發一種柵極介電材料，使晶體管的柵極長度較短。現在已經可以做到這一點，適合於10nm柵極長度的晶體管。

還有開發低維材料，比如六方氮化硼，可以在較低的製造温度下轉移到任意晶圓襯底上，為在三維中製造邏輯芯片和存儲器層開闢了道路。

台積電在5nm工藝節點引入一種名為high mobility channel（HMC）的晶體管，將鍺材料整合到了晶體管中，導線中也利用了鈷與釕材料。在3nm工藝節點之後會採用gate-all-around（GAA）晶體管，採用nanosheet結構。

劉博士強調在過去幾年中，台積電採用了設計-技術協同優化（Design Technology Co-Optimization，DTCO），對芯片製造來説變得越來越重要。因為允許他們同時使用設計和製造技術來跟上性能要求，這使得台積電在衡量一個工藝節點邏輯密度的時候，已經超越原來諸如柵極間距等指標，使得3nm比5nm工藝節點的邏輯密度提高了1.8倍。

半導體制造工藝已成為全球的焦點，因為社會生產和生活中對硅的需求不斷增長，對相關企業的需求也創下了新紀錄。由於供不應求，導致各行各業都面臨芯片短缺的問題，目前已經導致汽車廠商的生產中斷。