UCIe聯盟 宣佈 ，發佈UCIe 3.0規範，標誌着開放小芯片標準發展進入下一個階段。這次的新規範提供了顯着的性能增強，支持48GT/s和64GT/s數據傳輸速率，同時通過對架構的逐步更新，以滿足行業對高速、可互作小芯片解決方案日益增長的需求。
UCIe 3.0規範還引入了一些增強功能，比如加入了運行時重新校準，以提高功率效率和擴展邊帶信道範圍，支持了更靈活的多芯片配置。附加的可管理性特性提高了系統的響應性和可靠性，讓芯片設計公司能夠靈活選擇所需功能，既能實現廣泛採用，又能支持設計定製，同時避免不必要的，而無需不必要的硅片開銷。
UCIe 3.0規範的要點：
支持48GT/s和64GT/s數據傳輸速率，帶寬是UCIe 2.0規範（32GT/s）的兩倍，滿足了高性能芯片的需求。
通過運行時重新校準增強了複用初始化狀態實現操作中鏈路調節，降低了動態功耗。
邊帶信道可達100毫米，支持更靈活SiP拓撲。
通過映射支持連續傳輸協議，為SoC和DSP小芯片之間的連接等新應用實現原始模式下不間斷的數據流。
預載固件下載標準化使用了管理傳輸協議（MTP），簡化了初始化操作。
優先邊帶數據包允許對時間敏感的系統事件進行確定性、低延遲的信令。
加入快速節流和緊急關閉機制，通過漏極開路接口提供系統級即時通知。
完全向後兼容UCIe 2.0、UCIe 1.1和UCIe 1.0。
UCIe聯盟表示，UCIe 3.0標準代表了芯片行業向前邁出的關鍵一步，提供了擴展多芯片設計所需的速度、效率和可管理性。這些進步反映了其致力於通過提高帶寬密度、功率效率和系統級可管理性來推動芯片生態系統的創新，這些都是可擴展的多芯片系統級封裝（SiP）設計的關鍵推動因素。